FCBGA芯片封装中的高密度高速SerDes信号完整性设计研究

现代高速应用正朝着更高速度和更精细物理几何尺寸的方向发展。这些应用需要数百个高速SerDesHSS数据通道通常封装在空间受限的基板中以降低成本。传统可忽略的不连续性和噪声耦合成为高速高密度布线封装中的关键挑战。图1展示了典型的多层积层层压fcBGA封装。图1典型的多层积层层压fcBGA封装不同应用可能在核心层双马来酰亚胺三嗪BT材料的正面和背面各需要1~5个积层有机材料。核心层通常采用机械钻孔制作电镀通孔PTH而多层布线基板中的先进高密度盲孔则采用激光钻孔制作积层。由于钻孔工艺不同PTH直径为105μm至250μm而盲孔直径可小至60μm。下面将采用4层核心层且核心层两侧各4个积层的基板称为4-4-4基板。倒装芯片凸点和焊球焊盘分别位于顶层和底层。通常由于高密度凸点间距可小至180μm和核心层PTH间距至少350μm的限制高速差分信号布设在核心层正面的积层中核心层上方。积层基板中的电气不连续性与布线策略实践表明积层fcBGA封装中存在三种主要的电容性不连续性即倒装芯片凸点区域、核心层PTH区域和BGA转接区域分别如图3a~d所示。图3积层中的三种PTH结构随着SerDes数量增加、积层层数有限以及指定串扰数值限制无法将所有SerDes差分对布设在核心层上方的积层中。图4a展示了差分对布线密度过高导致SerDes通道间串扰过大的情况。图4芯片引出区域的SerDes差分对布线因此必须将部分SerDes差分对布设在核心层下方的积层中。图4b展示了一种布线策略可实现稀疏布线并降低串扰。在该示例中一半差分对布设在下方积层中。即使SerDes差分对可布设在核心层上方的积层中制造工艺限制有时也不允许将PTH过孔置于过于靠近基板边缘的BGA上方。图5展示了制造工艺的限制。由于高速设计需要更大的抗焊盘来控制阻抗差分PTH焊盘周围的铜层被切除在基板边缘附近形成开放空隙。PTH周围铜层不平衡会导致PTH焊盘蚀刻不平衡。这些不规则的PTH焊盘可能与盲孔错位从而产生开路。因此PTH必须远离基板边缘。图5因周围铜层不平衡导致的PTH焊盘蚀刻不平衡积层fcBGA封装的电气优化积层fcBGA封装中存在三种主要的电容性不连续性。最大的电容性不连续性出现在封装到PCB的BGA转接处。第二大电容性不连续性出现在核心层PTH从正面积层到背面积层的转接处。第三大电容性不连续性出现在芯片到封装的凸点转接处。如前所述积层基板中的高速差分信号有三种主要PTH结构如图3所示。为获得更真实的电气性能所有模型均包含芯片凸点、封装布线约20mm长和BGA转接以及一小段PCB传输线去嵌后长度为2英寸。使用HFSS工具进行S参数仿真。采用测试系统的测量数据确保模型设置的正确性包括边界条件、端口和材料定义等。为加快建模速度原始模型分为两个子模型即封装段和BGA转接段如图6所示。封装段从芯片凸点开始到封装中出现均匀传输线的位置结束。BGA转接段从均匀传输线分割点开始到PCB中的均匀传输线结束。图6PTH位于凸点下方的情况a的两个子模型即封装段上和BGA转接段下为缓解这些不连续性一种有效方法是扩大不连续性区域附近的抗焊盘尺寸并使用最小的凸点/PTH/焊球尺寸以减小电容。另一种策略是适当降低传输特性阻抗以减小这些不连续性处的反射。图7~9展示了图3所示三种PTH结构的建模结果。请注意三种情况中封装和PCB分别包含约20mm和2英寸的传输线。此外三种情况的通道路径长度相同。从图8和图9可以看出两种PTH结构的电气性能几乎相同。观察图7中的S参数曲线可发现有趣的结果显然PTH位于凸点下方的结构比其他两种PTH结构具有更好的回波损耗。这可通过其TDR曲线进一步解释。图7情况a的S参数即PTH位于凸点底部图8情况b的S参数即PTH偏离焊球焊盘图9情况c的S参数即PTH位于焊球焊盘上方图10~12展示了三种PTH结构的TDR曲线。从这些曲线可以看出BGA不连续性主导其他不连续性如PTH、盲孔不连续性等。此外凸点不连续性远小于BGA不连续性。情况b和情况c的阻抗特性几乎相同。这意味着在10Gb/s应用中将PTH稍微偏离焊球焊盘不会影响通道电气性能。观察图10中的情况a可以发现凸点和PTH组合的不连续性小于BGA不连续性但略大于凸点不连续性。为充分利用这些阻抗特性可将传输线适当设计为阻抗变换器以减小这些不连续性带来的反射。图10情况a的TDR即PTH位于凸点底部 Tr100 ps图11情况b的TDR即PTH偏离焊球焊盘 Tr100 ps图12情况c的TDR即PTH位于焊球焊盘上方 Tr100 ps结论前面详细分析了三种PTH过孔结构为更真实地预测电气性能模型中包含了芯片凸点、封装布线和BGA转接以及一小段PCB传输线。结果表明三种PTH过孔结构均可优化在15GHz以内提供相近的电气性能。观察到有趣的结果若采用适当的传输线设计PTH置于凸点焊盘下方的情况a表现更优。该结论为封装设计提供指导在高速设计中将差分对布设在核心层下方的积层中是良好选择同时需关注串扰对通道性能的影响这意味着对于特定应用可减少积层层数并降低封装成本。往期推荐基于FCBGA封装设计高速Serdes接口的性能考虑综述56Gbps Serdes高速接口在FCBGA封装低IL设计方法高速serdes接口在FCBGA封装设计上的Crosstalk问题的考虑高速SerDes链路SI设计方法分析以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用56Gbps以太网Socket组件通道信号完整性分析地平面不连续性对100G PAM4以太网信号完整性的影响112G PAM4/56G NRZ芯片封装互连设计和SI性能高速SerDes链路高布线密度封装中的隔离设计优化SerDes 56Gbps 封装设计信号质量优化评估超高密度IO Fan-out设计优化信号完整性与电源完整性的性能FoCoS/2.5D interposer SIPI电性能对比封装基板Conductor Surface Roughness对高速Serdes信号插入损耗的影响06-芯片控制端PCIE封装SI设计考虑因素