前一段时间在调AD9361时采用9361出来的随路时钟ow_clk_sample它是过了PLL出来的40MHz时钟用它来驱动后级电路时会出现部分电路无法正常工作不出现ILA抓波形窗口为了方便我就将出来的数据全部进行了跨时钟域处理全部改到晶振驱动的40MHz时钟下波形窗口可正常工作。但采到的数据I,q都会有数据有时但BPSK调制时只调制了I路呀问题未解决怀疑板卡问题2026.04.16我对比别的板卡引脚时发现如下问题rx_clk_in_P相关的rx端都需要开启内部100Ω的匹配电阻高速电路才能正常工作。修改后ILA出来了。之前数据采样错误也可能是这个原因导致的。没有匹配电阻会导致数据采样异常。不启用内部匹配电阻rx相关的信号是没有VCCo 2.5这个值的。set_property DIFF_TERM TRUE [get_ports rx_clk_in_p] create_clock -period 12.500 -name rx_clk_in_p -waveform {0.000 6.250} [get_ports rx_clk_in_p] set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVDS_25 DIFF_TERM 1} [get_ports rx_clk_in_p] tx端不用启动匹配电阻tx端为啥不需要更换完成后发现出来的随路时钟时有时无通过计时器发现有时不计数所以判断为板卡有问题。