从ISSCC 2024看趋势为什么DTC辅助和数字预失真DPD成了高性能PLL的标配在高速SerDes、5G/6G射频和高精度时钟芯片设计中相位噪声和杂散抑制一直是工程师面临的核心挑战。随着工艺节点不断向3nm及以下演进传统模拟PLL的局限性日益凸显——面积无法随工艺缩小、电荷泵失配难以校准、滤波器泄漏电流导致性能漂移。ISSCC 2024最新研究揭示了一个明确趋势数字辅助技术正在彻底重构PLL架构其中DTC数字时间转换器辅助量化噪声消除和DPD数字预失真校正DCO非线性已成为新一代设计的标配组合。这种技术转向背后是三个关键驱动力首先在毫米波频段如5G NR 28GHz系统对相位噪声的要求已严苛到-36dBc以下传统方法难以达标其次FinFET工艺下晶体管本征增益下降模拟电路设计复杂度呈指数上升第三数字校准技术能充分利用CMOS尺寸缩小的优势实现用面积换性能的灵活权衡。本文将深入剖析这两项技术的协同机制、在不同工艺节点下的实现策略以及它们如何为系统架构师提供更优的功耗-性能-面积PPA解决方案。1. 量化噪声消除DTC辅助技术的革命性突破1.1 ΔΣ调制器的固有缺陷与DTC的救赎在分数N分频PLL中ΔΣ调制器通过噪声整形将量化噪声推向高频但其低频残留噪声仍会通过参考杂散形式影响输出频谱。传统解决方案是在TDC时间数字转换器后端进行数字滤波但这种方法面临两个根本性限制TDC非线性失真尤其在多相位插值型TDC中相位失配会导致量化噪声消除不彻底延迟路径失配数字滤波器的处理延迟与模拟路径难以精确对齐ISSCC 2024多个论文如加州大学伯克利分校的3.2mW 28nm PLL证明前置型DTC辅助能在信号进入相位检测器前就补偿量化误差。其核心原理可简化为% DTC辅助的数学模型 dtc_delay a0 * ΔΣ_quantization_error; % a0通过LMS算法实时校准 compensated_phase original_phase dtc_delay;这种预处理方式带来三个显著优势将噪声消除点前移避免后续电路非线性影响允许使用更简单的1-bit TDC大幅降低功耗通过时间域处理规避数字域的字长限制1.2 分段DTC架构与多参数校准先进工艺节点下DTC自身非线性成为新的瓶颈。台积电5nm工艺实测数据显示单段DTC的INL积分非线性可达5ps以上完全抵消其噪声消除效益。最新研究采用分段DTC多维度LMS校准的方案校准维度传统方案分段DTC方案改进效果增益校准全局单一系数每段独立系数INL降低62%时序校准忽略走线延迟分段延迟补偿杂散改善8dBc温度补偿固定查表实时背景校准温度稳定性提升3x以Intel展示的24GHz毫米波PLL为例其采用7段DTC结构配合以下校准流程初始粗校准注入测试序列测量各段传递特性背景细校准运行时通过辅助LMS环路持续优化温度追踪嵌入thermal sensor触发周期性刷新这种方案在ISSCC 2024上实现了令人瞩目的1.8fs RMS抖动同时保持仅2.1mW功耗。2. DCO非线性校正数字预失真(DPD)的进阶应用2.1 DCO非线性的本质与影响数字控制振荡器DCO的调谐特性本质上是非线性的尤其在毫米波频段这种非线性会导致调制失真在两点调制架构中引起增益不平衡杂散增生产生非谐波相关杂散分量相位误差导致PLL锁定范围缩小传统模拟预校正方法面临两个困境工艺角变化导致校正效果不稳定校正电路本身引入额外噪声。数字预失真通过构建逆向模型完美解决了这些问题。2.2 自适应DPD算法实现现代DPD系统通常采用三级递进结构基础线性化多项式拟合DCO Kv曲线# 三阶多项式预失真示例 def dpd_correction(tuning_word): return (a0 a1*tuning_word a2*tuning_word**2 a3*tuning_word**3)记忆效应补偿针对调谐延迟的FIR滤波温度/电压自适应建立PVT补偿查找表三星在6G原型芯片中实现的混合DPD方案包含以下创新点双环路校准快环路处理瞬时非线性慢环路跟踪长期漂移稀疏采样仅关键工作点密集校准降低功耗40%噪声整形将DPD计算量化噪声推至带外实测数据显示该方案将28GHz DCO的相位噪声从-98dBc/Hz1MHz改善至-106dBc/Hz同时保持校准电路功耗小于DCO本体的15%。3. 工艺节点适配从成熟制程到先进FinFET3.1 28nm与40nm节点的性价比之选对于成本敏感的中端应用如5G sub-6GHz在成熟制程上实现DTCDPD需要特殊优化DTC分辨率折衷采用1.5ps步长而非先进节点的0.8ps面积减少35%共享校准引擎时分复用同一套LMS电路处理DTC和DPDROM压缩技术存储多项式系数使用差分编码联发科研发的16nm WiFi 6E方案证明这种优化仍可实现-32dBc参考杂散满足绝大多数应用需求。3.2 3nm/5nm FinFET的极致性能实现在先进节点上技术重点转向时序收敛挑战采用异步校准时钟域插入时序弹性缓冲器电源噪声抑制// 门控电源示例代码 always (posedge cal_clk) begin if (cal_en) begin cal_logic_pwr_gate 1b0; // 校准逻辑激活 end else begin cal_logic_pwr_gate 1b1; // 保持电路断电 end end热密度管理动态频率缩放校准引擎热感知任务调度台积电N3E工艺测试芯片显示通过上述技术组合在相同性能下可比直接移植方案节省28%功耗。4. 系统级集成与协同优化策略4.1 与SerDes的联合优化高速SerDes对时钟提出矛盾需求低抖动与快速频偏追踪。DTCDPD组合通过以下方式破解困局双模式切换锁定模式启用全精度校准追踪模式关闭部分校准降低延迟噪声预算分配噪声源传统方案协同优化方案量化噪声45%12%DCO非线性30%8%电源噪声25%80%4.2 面向6G的架构演进Beyond-100GHz应用呈现新特征时变非线性需引入在线模型更新毫米波相位同步联合校准多个PLL核心AI辅助预测LSTM网络预判参数漂移高通展示的Sub-THz研究平台已采用强化学习优化DPD参数将校准周期从微秒级缩短至纳秒级。