1.需求分析输入是什么输出是什么数据速率是多少时钟是多少延迟要求是否允许丢失数据是否缓存是否需要PS配合2.架构设计模块怎么划分数据怎么流动哪些模块属于不同的时钟域使用哪些IP核哪些逻辑需要自己编写PS和PL如何分工3.完成RTL各功能模块的编写4.编写仿真激励进行仿真验证正常情况异常情况5.添加约束引脚IO端口约束电平约束点80I/O ports进行引脚约束和电平约束然后ctrls保存时钟约束点击 constraints wizard 约束成功之后再点击edit timing constraints添加到.XDC文件中6.综合7.实现生成Bitstream,这里需要进行选择生成bit、bin文件bit文件使用JTAG 直接下载到 FPGA在调试阶段进行快速验证 断电丢失bin文件直接固化在FLASH中断电不丢是