注本文为 “MII 系列接口” 相关合辑。中文引文略作重排。如有内容异常请看原文。以太网——MAC / PHY 与 MII 系列接口规范1. 以太网硬件分层整体架构以太网完整数据通路由 MAC 控制器、PHY 物理收发器两段单元首尾对接两类单元通过 MII 系列标准化接口完成信号交互DMA 控制器隶属于 CPU仅参与主机与 MAC 间数据包搬运不属于 MAC/PHY 链路层级。1.1 MAC 与 PHY 芯片集成方案MAC 为纯数字逻辑电路PHY 包含大量模拟收发电路受芯片面积、数模混合工艺约束硬件集成分为三类方案CPU 内部同时集成 MAC 与 PHY商用设备使用占比偏低2. CPU 内置 MAC外部搭配独立 PHY 芯片消费路由、工业网口主流方案3. CPU 无内置 MAC / PHY采用外置 MACPHY 二合一集成芯片多端口交换机常用方案1.2 OSI 七层模型分层归属MAC 归属数据链路层下半区PHY 完整实现物理层全部子层规范二者分层对应关系如下2. MAC 媒体访问控制子层2.1 基础定义MACMedia Access Control媒体访问控制包含硬件控制器、链路协议两层概念规范由 IEEE 802.3 定义部署于数据链路层承担介质访问仲裁、以太网帧封装解封装、传输错误校验功能。数据链路层拆分为 LLC逻辑链路控制子层、MAC 子层完整网卡芯片同时实现两层逻辑一侧引出 PCI 总线对接主机另一侧通过 MII 系列并行/串行接口连接 PHY。2.2 发送数据处理流程接收上层 IP / IPX 等网络层数据包封装标准以太网帧帧有效长度区间64 Byte ∼ 1518 Byte 64\ \text{Byte} \sim 1518\ \text{Byte}64Byte∼1518Byte帧字段包含目标 MAC 地址、源 MAC 地址、协议类型、载荷数据、4 Byte 4\ \text{Byte}4ByteCRC 校验码检测传输信道占用状态信道空闲时将并行帧数据通过 MII 接口下发至 PHY流控帧等专用控制帧由 MAC 直接识别并执行对应链路调度动作。2.3 接收数据处理流程从 PHY 侧并行接口获取完整帧数据执行 CRC 完整性校验校验结果无误后剥离帧头、CRC 校验字段提取上层载荷数据包将数据包向上传递至 LLC 子层最终交付操作系统网络协议栈与上层应用程序。2.4 三层与二层地址映射ARP 协议ARP 协议完成 IP 地址到 MAC 地址的动态解析为 MAC 封装帧提供目标二层地址完整流程规则首次向某一目标 IP 发送数据时MAC 广播 ARP 请求帧局域网内全部主机接收该广播帧本机 IP 与请求目标 IP 匹配的主机回复单播 ARP 响应帧帧内携带本机 MAC 地址操作系统将 IP-MAC 映射条目存储至本地 ARP 表Windows 系统可执行arp -a终端指令读取本地 ARP 映射表IPX/SPX 等非 IP 网络协议配套独立地址解析机制。3. PHY 物理层收发器MAC 输出的数字并行/串行信号无法直接在双绞线、光纤介质传输PHY 作为 MAC 与外部传输介质的中间转换单元完成数字信号与线路模拟电平的双向转换二者为一一配套的上下游模块。3.1 PHY 内部五层子层架构自上而下依次串联完整覆盖 IEEE 802.3 物理层定义MII/GMII 介质独立接口子层对接 MAC 侧标准并行/串行接口PCS 物理编码子层完成 8b/10b 编码、帧同步、自协商逻辑PMA 物理介质附加子层串并转换、时钟提取、信号整形PMD 物理介质相关子层模拟差分驱动、接收均衡MDI 介质接口子层对接 RJ45 网口、光纤光模块。该分层体系兼容 IEEE 802.3 10Base-T、100Base-TX 电气传输规范。3.2 PHY 寄存器与管控逻辑STAStation Management Entity站管理实体通常集成于 MAC 或主控 CPU通过 SMI 总线读写 PHY 内部寄存器实现全部链路管控动作可配置项速率模式、全/半双工、流量控制开关、自动协商使能可读取项链路通断状态、协商速率、双工状态、信号告警标记。IEEE 802.3 第 22.2.4 章节定义通用基础寄存器组高速拓展功能、厂商私有特性寄存器分散在标准其他章节器件专属拓展寄存器需查阅对应芯片数据手册。3.3 MAC 与 PHY 的绑定关系数据通路MAC 输出帧数据 → MII 系列接口 → PHY 编码转换 → 外部网线反向接收流程完全对称管控通路MAC/CPU → SMI(MDC/MDIO) → PHY 寄存器双向传递控制、状态信息标准互通性只要 MAC、PHY 同时遵循同一版 IEEE 802.3 接口规范不同厂商器件可直接配套使用厂商私有拓展功能需要驱动程序适配。4. SMI 串行管理总线MDC / MDIOSMISerial Management Interface是 MAC、CPU 与 PHY 之间统一管控通道全部 MII、RMII、GMII、RGMII、SGMII 接口均复用该双信号线总线是 MAC-PHY 配对体系内统一的管理媒介。4.1 信号电气规范MDC单向管理时钟由 STAMAC/CPU驱动最小高低电平保持时长160 ns 160\ \text{ns}160ns最小完整周期400 ns 400\ \text{ns}400ns无强制最高、最低工作频率MDIO双向串行数据信号线STA 在MDC时钟沿输出控制读写指令PHY 在MDC时钟沿反馈链路状态寄存器数值。4.2 总线作用范围单条 SMI 总线最多挂载 32 路 PHY通过 PHY 地址区分不同物理收发器无论并行类 MII/RGMII 还是串行类 SGMII硬件管控逻辑完全复用 SMI 总线。5. MII 基础并行接口标准5.1 接口定位MIIMedia Independent Interface媒体独立接口是 IEEE 802.3 定义的初代 MAC-PHY 互联标准作为后续 RMII / GMII / RGMII 所有衍生接口的基准原型“媒体独立”代表更换 PHY 传输介质方案时MAC 硬件逻辑无需重新修改。5.2 RS 协调子层层级关系RSReconciliation sublayer协调子层嵌入 MAC 侧负责 MAC 内部逻辑信号与 MII 接口电气信号的映射转换RS、MII、STA 管理实体层级链路如下MII 整体分为并行数据收发通道、SMI 管理总线两大模块5.3 并行数据通道信号与时序MII 收发通道完全独立合计 16 路数据、控制信号速率仅支持10 Mbps 10\ \text{Mbps}10Mbps、100 Mbps 100\ \text{Mbps}100MbpsTX_CLKPHY 持续输出发送同步时钟100 Mbps 100\ \text{Mbps}100Mbps模式频率25 MHz 25\ \text{MHz}25MHz频率偏差± 100 ppm \pm100\ \text{ppm}±100ppm占空比区间35 % ∼ 65 % 35\% \sim 65\%35%∼65%同步TX_EN、TXD3:0、TX_ERTX_ENMAC 输出发送使能同步TX_CLK上升沿仅该信号有效时 PHY 采样发送数据TXD3:04 bit 4\ \text{bit}4bit并行发送数据位TX_ER发送错误标记同步TX_CLK硬件闲置时必须下拉接地10 Mbps 10\ \text{Mbps}10Mbps低速模式无作用RX_CLKPHY 输出接收同步时钟电气参数与TX_CLK保持一致时钟源可从接收数据流提取或复用发送参考时钟RX_DVPHY 输出接收数据有效标记有效时长完整覆盖整帧起始点不晚于 SFD 帧起始定界符不包含帧结束分隔符RXD3:04 bit 4\ \text{bit}4bit并行接收数据位RX_DV无效时PHY 可输出1110搭配RX_ER触发虚假载波告警RX_ER接收错误标记同步RX_CLK功能与TX_ER对称CRS载波侦测信号无需同步时钟仅半双工传输模式下有效信道存在收发流量时置高COL冲突检测信号无需同步时钟仅半双工传输模式下有效全双工模式信号行为无标准定义。5.4 MII 硬件设计短板并行信号线数量多端口密度提升后布线开销急剧增加8 端口交换机占用 112 根走线16 端口占用 224 根32 端口占用 448 根高密度网络设备普遍采用精简衍生接口替代原生 MII。6. RMII 精简百兆并行接口6.1 接口定位RMIIReduced Media Independent Interface基于 MII 标准简化引脚仅兼容10 Mbps 10\ \text{Mbps}10Mbps、100 Mbps 100\ \text{Mbps}100Mbps无千兆传输能力面向低成本百兆嵌入式场景。6.2 时钟与时序规则全局共用单路REF_CLK 50\ \text{MHz}参考时钟MAC、PHY 同步同源时钟省去独立TX_CLK、RX_CLK100 Mbps 100\ \text{Mbps}100Mbps直接使用50 MHz 50\ \text{MHz}50MHz时钟采样10 Mbps 10\ \text{Mbps}10Mbps内部对50 MHz 50\ \text{MHz}50MHz时钟 10 分频处理。单向数据位宽压缩至2 bit 2\ \text{bit}2bit控制信号同步精简数据控制信号线总量仅7 ∼ 10 7 \sim 107∼10根。6.3 硬件约束REF_CLK振荡器对频率稳定度、相位噪声指标要求严格优势为引脚资源占用最低是百兆设备通用方案。7. GMII 千兆标准并行接口7.1 接口定位GMIIGigabit Media Independent Interface为 MII 的千兆扩展版本标准 IEEE 802.3-2000向下兼容10 Mbps / 100 Mbps 10\ \text{Mbps}/100\ \text{Mbps}10Mbps/100Mbps原生支持1000 Mbps 1000\ \text{Mbps}1000Mbps采用8 bit 8\ \text{bit}8bit单向并行数据位宽。7.2 完整信号定义信号名称描述信号方向GTX_CLK千兆模式发送基准时钟125 MHz 125\ \text{MHz}125MHzMAC → PHYTX_EN发送数据使能MAC → PHYTX_ER发送错误标记MAC → PHYTXD[7:0]8 bit 8\ \text{bit}8bit并行发送数据MAC → PHYRX_CLK接收同步时钟从输入数据流提取PHY → MACRX_DV接收数据有效标记PHY → MACRX_ER接收错误标记PHY → MACRXD[7:0]8 bit 8\ \text{bit}8bit并行接收数据PHY → MACCRS载波侦测半双工有效PHY → MACCOL冲突检测半双工有效PHY → MACMDCSMI 管理总线时钟MAC → PHYMDIOSMI 双向管理数据双向7.3 速率模式区分1000 Mbps 1000\ \text{Mbps}1000Mbps千兆模式MAC 输出GTX_CLK 125 MHz全部收发信号同步该时钟10 / 100 Mbps 10 / 100\ \text{Mbps}10/100Mbps低速兼容模式PHY 输出TX_CLK2.5 MHz / 25 MHz 2.5\ \text{MHz}/25\ \text{MHz}2.5MHz/25MHz复用 MII 低速时序规范。7.4 适用边界数据线由 MII 的4 bit 4\ \text{bit}4bit扩展至8 bit 8\ \text{bit}8bit并行走线总量大幅增加多用于芯片内部 MAC 与片内 PHY 互联板级 PCB 布线极少使用。配套 SMI 寄存器地址区间0 ∼ 31 0 \sim 310∼31地址0 ∼ 15 0 \sim 150∼15为 IEEE 标准化通用寄存器16 ∼ 31 16 \sim 3116∼31开放给厂商自定义拓展功能。8. RGMII 精简千兆并行接口8.1 接口定位RGMIIReduced Gigabit Media Independent Interface基于 GMII 压缩引脚是板载千兆设备使用范围最广的并行接口完整兼容10 / 100 / 1000 Mbps 10/100/1000\ \text{Mbps}10/100/1000Mbps三档速率。8.2 完整信号定义信号名称描述信号方向TX_CLK发送同步基准时钟MAC → PHYTX_CTL复合发送控制TX_EN 与 TX_ER 信号复用MAC → PHYTXD[3:0]4 bit 4\ \text{bit}4bit并行发送数据MAC → PHYRX_CLK接收同步基准时钟PHY → MACRX_CTL复合接收控制RX_DV 与 RX_ER 信号复用PHY → MACRXD[3:0]4 bit 4\ \text{bit}4bit并行接收数据PHY → MACMDCSMI 管理总线时钟MAC → PHYMDIOSMI 双向管理数据双向8.3 速率与时序规则采用 DDR 双沿采样技术在不增加数据线的前提下实现千兆带宽1000 Mbps 1000\ \text{Mbps}1000MbpsTX_CLK / RX_CLK 125 MHz时钟上升沿传输低4 bit 4\ \text{bit}4bit下降沿传输高4 bit 4\ \text{bit}4bit理论带宽125 MHz × 2 × 4 bit 1000 Mbps 125\ \text{MHz} \times 2 \times 4\ \text{bit} 1000\ \text{Mbps}125MHz×2×4bit1000Mbps100 Mbps 100\ \text{Mbps}100MbpsTX_CLK / RX_CLK 25 MHz仅上升沿单沿采样10 Mbps 10\ \text{Mbps}10MbpsTX_CLK / RX_CLK 2.5 MHz仅上升沿单沿采样。8.4 PCB 布线约束相比 GMII 大幅缩减并行走线数量硬件设计必须控制时钟相对数据线延时1 ∼ 2 ns 1 \sim 2\ \text{ns}1∼2ns常规通过时钟信号线蛇形绕线补偿时序满足建立、保持时间要求。9. SGMII 串行差分千兆接口9.1 接口定位SGMIISerial Gigabit Media Independent Interface采用 SerDes 串并转换技术将 GMII 并行数据流转为高速差分串行信号解决并行接口引脚过多、长距离走线干扰问题兼容10 / 100 / 1000 Mbps 10/100/1000\ \text{Mbps}10/100/1000Mbps自协商。9.2 编码与带宽参数使用8 b / 10 b 8\ \text{b}/10\ \text{b}8b/10b直流平衡编码物理层串行传输速率1250 Mbps 1250\ \text{Mbps}1250Mbps扣除编码冗余后有效载荷带宽1000 Mbps 1000\ \text{Mbps}1000Mbps。9.3 完整信号定义信号名称描述信号方向TX差分对 TXP / TXN串行发送差分数据流MAC → PHYRX差分对 RXP / RXN串行接收差分数据流PHY → MACMDCSMI 管理总线时钟MAC → PHYMDIOSMI 双向管理数据双向9.4 关键传输特性时钟嵌入串行数据流接收端通过内置时钟恢复电路同步时序无需独立并行时钟走线LVDS 差分传输模式抗电磁干扰能力优于并行接口支持板内长走线、跨板互联单端口仅两对差分信号线引脚占用极低多端口高密度交换机优先选用参考时钟分为两类配置具备时钟恢复模块的 MAC 可省略发送侧参考时钟无时钟恢复逻辑的 MAC 需要外部共享基准时钟。10. XGMII 万兆片内并行接口10.1 接口定位XGMII10-Gigabit Media Independent Interface为万兆以太网并行互联标准仅用于芯片内部 MAC 与片内 PHY 直连不适合板级 PCB 布线。10.2 基础参数单向并行数据位宽32 bit 32\ \text{bit}32bitDDR 双沿采样基准时钟156.25 MHz 156.25\ \text{MHz}156.25MHz原生支持10 Gbps 10\ \text{Gbps}10Gbps传输速率。10.3 硬件局限收发数据线合计64 6464根叠加控制、时钟信号线后总走线数量超过70 7070根板间万兆传输场景由 XAUI、SFI 等串行 SerDes 接口替代。11. 全系列接口参数对比与选型参考11.1 统一参数对比表表格内容左对齐接口名称支持速率物理传输形式单向数据位宽基准时钟规格MAC↔PHY 典型信号线总数适用场景硬件约束MII10 / 100 Mbps 10 / 100\ \text{Mbps}10/100Mbps4 bit 4\ \text{bit}4bit并行4 bit 4\ \text{bit}4bit25 MHz / 2.5 MHz 25\ \text{MHz} / 2.5\ \text{MHz}25MHz/2.5MHz独立 TX / RX CLK20 2020低速短距调试、老旧设备走线数量多无法千兆RMII10 / 100 Mbps 10 / 100\ \text{Mbps}10/100Mbps2 bit 2\ \text{bit}2bit精简并行2 bit 2\ \text{bit}2bit全局单路50 MHz 50\ \text{MHz}50MHzREF_CLK8 ∼ 10 8 \sim 108∼10低成本百兆嵌入式设备无千兆支持时钟精度要求高GMII10 / 100 / 1000 Mbps 10 / 100 / 1000\ \text{Mbps}10/100/1000Mbps8 bit 8\ \text{bit}8bit标准并行8 bit 8\ \text{bit}8bit125 MHz 125\ \text{MHz}125MHz千兆模式30 3030芯片内部千兆互联并行走线过多板级少用RGMII10 / 100 / 1000 Mbps 10 / 100 / 1000\ \text{Mbps}10/100/1000Mbps4 bit 4\ \text{bit}4bitDDR 精简并行4 bit 4\ \text{bit}4bit双沿采样等效8 bit 8\ \text{bit}8bit125 MHz 125\ \text{MHz}125MHzTX_CLK / RX_CLK12 ∼ 14 12 \sim 1412∼14千兆板内短距布线路由器、网卡需严格匹配时钟延时SGMII10 / 100 / 1000 Mbps 10 / 100 / 1000\ \text{Mbps}10/100/1000MbpsLVDS 差分串行1 11lane 串行8 b / 10 b 8\ \text{b}/10\ \text{b}8b/10b编码SerDes PLL参考125 / 156.25 MHz 125 / 156.25\ \text{MHz}125/156.25MHz4 44根差分信号线不含管理总线高密度交换机、跨板长距互联内置SerDes模块高速差分布线XGMII10 Gbps 10\ \text{Gbps}10Gbps32 bit 32\ \text{bit}32bit宽并行总线32 bit 32\ \text{bit}32bit156.25 MHz 156.25\ \text{MHz}156.25MHzDDR70 7070仅片内万兆芯片内部互联板级布线无实用价值11.2 接口选型判定逻辑速率需求仅百兆业务优先 RMII硬件资源占用最少千兆板内短距离布线优先 RGMII千兆高密度端口、跨板长走线优先 SGMII10 Gbps 10\ \text{Gbps}10Gbps及以上芯片内部使用 XGMII板间采用 XAUI / SFI 串行接口。PCB 引脚与布线约束引脚资源紧张RMII / RGMII / SGMII调试便捷、无引脚限制MII / GMII。传输距离约束板内短距离 10 cm 10\ \text{cm}10cm全部并行接口均可使用跨板、长走线、多干扰环境SGMII 差分串行传输。以太网 MAC-PHY 接口标准发布时间MII发布标准IEEE 802.3-1998 第 22 章定位初代媒体独立并行接口支撑 10 / 100 Mb/s所有衍生接口基准原型。GMII发布标准IEEE 802.3-2000 第 35 章定位MII 千兆扩展并行接口8 bit 位宽原生支持 1000 Mb/s。RMII发布时间约 2002 年标准状态厂商联合规范National Semiconductor / TI 主导未纳入 IEEE 802.3定位MII 精简百兆接口2 bit 位宽仅支持 10 / 100 Mb/s缩减引脚。SMII发布时间约 2003 年标准状态厂商联合规范未纳入 IEEE 802.3定位串行媒体独立百兆接口早期低速串行方案市场应用范围极小。RGMII发布时间约 2002 年标准状态工业事实标准HP / Cisco / Broadcom 联合定义未纳入 IEEE 802.3定位GMII 精简千兆并行接口4 bit DDR 双沿采样板级千兆主流并行方案。SGMII发布时间约 2005 年标准状态厂商联合规范Cisco / Broadcom 主导未纳入 IEEE 802.3定位千兆差分串行接口8b/10b SerDes 编码解决并行布线引脚过多、EMI 问题。XGMII发布标准IEEE 802.3ae-2002 第 46 章定位万兆媒体独立接口32 bit 数据 4 bit 控制DDR 156.25 MHz用于 MAC 与 XAUI / PCS 之间的片内或短距板级互联。MII1998→ GMII2000→ RMII约 2002→ RGMII约 2002→ SMII约 2003→ SGMII约 2005→ XGMII2002注RMII 与 RGMII 发布时间相近均约 2002 年RGMII 略晚于 RMIIXGMII 标准发布时间2002早于 SGMII约 2005但 XGMII 面向万兆与千兆串行接口不属于同一代际竞争关系。标准 vs 事实标准MII、GMII、XGMII 为 IEEE 802.3 强制标准RMII、SMII、RGMII、SGMII 为厂商联合定义的工业事实标准未纳入 IEEE 强制规范但获得广泛商用支持。XGMII 的演进XGMII 因 74 根信号线32 bit TX 32 bit RX 控制/时钟布线开销过大实际板级应用极少通常被XAUI10 Gigabit Attachment Unit Interface或XFI串行方案替代。XAUI 将 XGMII 的 32 bit 并行数据通过 4 路 3.125 Gb/s 差分对传输。并行接口迭代逻辑MII百兆基准→ GMII千兆扩展→ RMII百兆精简→ RGMII千兆精简。串行接口迭代逻辑SMII百兆串行未成气候→ SGMII千兆串行主流→ XAUI / XFI万兆串行。RGMII 时序关键RGMII 要求发送端时钟相对数据延迟约 1.5 ~ 2.0 ns确保接收端在数据稳定窗口采样。该延迟可通过 PCB 走线延迟、PHY 内部延迟或 MAC 内部延迟实现。reference以太网——MAC/PHY 与 MII(GMII/SGMII/RGMII)-Felixhttps://blog.chinaaet.com/justlxy/p/5100064094[1] 陆佳松. 以太网 MAC 与 PHY 基础解析[EB/OL]. (2013-06-20)[2026-06-15]. https://www.cnblogs.com/jason-lu/p/3196096.html.[2] 陆佳松. 以太网接口 MII 协议详解[EB/OL]. (2013-06-19)[2026-06-15]. https://www.cnblogs.com/jason-lu/articles/3195473.html.[3] IEEE. IEEE Standard for Ethernet: IEEE 802.3-2018[S]. New York: IEEE, 2018.[4] 周承硕. 以太网 PHY 与 MII 接口原理分析[EB/OL]. (2018-06-12)[2026-06-15]. https://blog.csdn.net/ZCShouCSDN/article/details/80090802.以太网详解 GMII、RGMII、SGMII 接口介绍-CSDN博客https://blog.csdn.net/s1_mple/article/details/144581093MII、GMII、SMII、RMII、RGMII、SGMII、XGMII 接口区别与详解​-CSDN博客https://blog.csdn.net/weixin_59661438/article/details/150978047以太网帧结构 | 数据帧、管理帧及传输机制-CSDN博客https://blog.csdn.net/u013669912/article/details/140332659GMII Electrical Specification - 1997 - GMII.pdfhttps://www.ieee802.org/3/z/public/presentations/jan1997/GMII.pdf802.3da Compatibility Matrix - potterf_3dg_01_012524.pdfhttps://www.ieee802.org/3/dg/public/May_2022/potterf_3dg_01_012524.pdf