1. 项目概述与核心价值如果你在开发基于MC68SZ328这类早期嵌入式微控制器的设备比如PDA、工业手持终端或者一些带有显示功能的专用设备那么内存和显示系统的时序设计绝对是你绕不开的“硬骨头”。我当年第一次接触MC68SZ328的参考手册时面对那几十页密密麻麻的时序图和参数表格也是一头雾水。但后来踩过不少坑、调通了几块板子之后才明白把这些时序搞明白整个系统的稳定性和性能就有了根基。这个项目的核心就是深入解读MC68SZ328芯片中EDO DRAM控制器和LCD控制器的时序设计。EDO DRAM在90年代末到21世纪初非常流行它算是SDRAM普及前的一个高性能过渡方案。它的控制器设计比后来的SDRAM简单但时序要求依然严苛一个参数算错轻则系统不稳定、屏幕花屏重则根本无法启动。而LCD控制器部分则直接关系到屏幕能否点亮、显示是否流畅、有无撕裂或闪烁。手册里给出了大量的参数和波形图但这些都是“是什么”我们更需要搞清楚“为什么”这么设计以及“怎么”把这些参数配置到寄存器里让芯片跑起来。本文将基于MC68SZ328的官方参考手册为你拆解EDO DRAM在68K CPU访问模式、DMA/LCD控制器突发访问模式下的关键时序参数并详解TFT/STN液晶屏的同步信号时序生成逻辑。我会结合自己的调试经验告诉你哪些参数是死的必须遵守哪些有调整余地以及在布板和编程时需要注意哪些陷阱。无论你是正在维护一个老产品还是在学习经典的嵌入式内存/显示架构这些内容都能提供直接的参考。2. EDO DRAM控制器工作原理与模式解析在深入时序细节前我们必须先理解EDO DRAMExtended Data Out DRAM的基本工作原理以及MC68SZ328控制器是如何与它协同工作的。这有助于我们理解后面那些时序参数的意义而不是死记硬背。2.1 EDO DRAM的基本操作与优势EDO DRAM可以看作是快速页模式FPMDRAM的增强版。它的核心改进在于在CAS列地址选通信号撤销后输出数据还能在数据线上保持有效一段时间。这个特性允许下一个列地址在当前数据仍在输出时就被锁存从而隐藏了部分预充电时间提高了连续读取的带宽。手册里提到一个关键点“EDO RAM has no block-crossing problem, and its bank is always precharged after access.” 这句话点出了EDO相对于更复杂内存架构的两个简化点无块交叉问题这意味着内存控制器不需要像管理SDRAM的多个Bank那样去处理复杂的Bank激活和预充电调度逻辑状态机简单很多。访问后自动预充电每次读写操作结束后当前打开的行Page会自动关闭预充电。这简化了控制器的设计因为不需要显式发送预充电命令。但这也带来了一个副作用每次访问都相当于关闭了当前页如果下一次访问恰好是同一行页命中性能上会有损失因为需要重新激活行。不过对于当时的主频和EDO的访问模式来说这是一个可以接受的折衷。2.2 MC68SZ328 EDO控制器的两种主要操作模式MC68SZ328的EDO控制器主要处理两种访问发起者的请求其时序逻辑有所不同68K CPU模式这是由MCU内核直接发起的访问通常是单次或非突发的读写。时序以CPU时钟CPUCLK为基准核心目标是让CPU在正确的时钟边沿采样到有效数据通过DTACK信号确认。DMAC/LCDC模式这是由DMA控制器或LCD控制器发起的访问通常是突发Burst传输用于高效搬运大量数据如图像帧缓冲区数据到LCD。时序以DMA时钟DMA_CLK为基准追求的是连续数据流的稳定供应。这两种模式对时序的要求侧重点不同。CPU模式更关心单次访问的建立/保持时间而DMA/LCD模式则更关注突发传输中页面切换Page Miss时的无缝衔接。2.3 关键时序参数寄存器解析手册中的时序参数表如Table 26-11里有很多以ETRC、ETC、ETPR等命名的参数这些并不是固定的纳秒值而是需要根据你使用的具体EDO DRAM芯片的速度等级通过配置MC68SZ328内部DRAM控制寄存器来设定的值。理解它们至关重要ETRC (Extended Timing for RAS to CAS delay) 这个参数定义了从RASx行地址选通有效到CASx列地址选通有效之间需要插入的DMA时钟周期数。它对应EDO DRAM芯片规格书中的tRCDRAS to CAS Delay参数。ETRC的可编程值00, 01, 10, 11分别对应不同的时钟周期数具体映射需查寄存器描述从而适应不同速度的DRAM。ETC (Extended Timing for CAS pulse width) 这个参数定义了CASx信号有效的脉冲宽度即低电平持续时间所对应的DMA时钟周期数。它对应EDO DRAM的tCASCAS Pulse Width或tCACCAS Access Time相关参数。不同的ETC值提供了调节CAS宽度的灵活性。ETPR (Extended Timing for RAS Precharge) 这个参数定义了RASx预充电时间即RASx无效到下一次有效的间隔所对应的时钟周期数。它对应EDO DRAM的tRPRAS Precharge Time参数。在页面错失Miss-Page时这个时间必须得到保证。实操心得在项目初期最容易犯的错误就是直接照抄手册示例的时序图而忽略了根据实际使用的DRAM芯片型号去计算和设置这些ETxx参数。你必须先查阅你的EDO DRAM数据手册找到tRCD、tCAS、tRP等关键参数的最小值通常以纳秒给出然后根据MC68SZ328的DMA_CLK频率例如33MHz周期30.3ns计算出所需的时钟周期数并向上取整后配置到对应的寄存器位域。例如如果DRAM的tRCD最小为45ns而DMA_CLK周期为30.3ns那么ETRC至少需要配置为2个时钟周期60.6ns 45ns。3. 68K CPU模式读写周期时序详解这是最基础的访问模式理解它有助于建立对EDO操作的基本时空观。手册中的Figure 26-25读和Figure 26-26写是分析的起点。3.1 68K读周期时序拆解我们结合Figure 26-25和Table 26-12来分析一个典型的16位读操作地址建立与RAS激活 CPU发出地址后内存控制器需要确保行地址ROW在RASx信号变低有效之前已经稳定了一段时间。这就是参数#1 “Row address valid to RASx asserted”最小11ns。这意味着从地址线稳定到发出RASx你的地址缓冲器如果有和走线延迟之和必须大于11ns。RAS-CAS延迟RASx有效后不能立刻发出CASx必须等待tRCD时间让DRAM芯片内部的行地址解码和位线放大完成。这个时间由我们配置的ETRC参数决定。参数#5 “RASx asserted to CASx asserted” 直接等于ETRC所代表的时间。列地址建立与CAS激活 在CASx有效前列地址COL必须提前稳定。参数#4 “Column address valid to CASx asserted” 给出了最小值它同样依赖于ETRC的配置46, 9, 16, 31 ns。这个时间必须满足否则DRAM会锁存错误的列地址。数据读取与保持CASx有效后经过tCAC时间数据出现在数据总线D[15:0]上。参数#8 “CASx asserted to>